[사피엔반도체] RTL Design Verification 경력직 연구원 채용

[모집기간]

채용 시 마감

[담당업무]

-UVM 환경 Setup 및 Verification 업무

-Verilog / SystemVerilog를 이용한 검증 환경 구성, Programming

-C / Python을 이용한 검증 Component 설계

-RTL IP 설계 및 Verification

[자격요건]

-RTL 설계 / Verification 경력 5년 이상

-관련 전공자(전기전자, 반도체공학)

-원활한 대인관계 및 커뮤니케이션 능력 보유자

[우대사항]

-관련 전공 석사이상 우대

-영어회화 가능자 우대

-RTL Verification 관련 기업 출신 경력자 우대

​

[채용공고]